삼성전자가 반도체 파운드리(위탁 생산) 경쟁력을 강화하기 위해 패키징 사업 추가 투자를 검토하기 시작했다. 반도체 초미세공정이 물리적 한계에 다다르면서 패키징이 제품 차별화 전략으로 떠오르고 있기 때문이다.
24일 전자 업계에 따르면 삼성전자는 반도체 패키징 생산능력을 늘리기 위한 투자 계획 검토를 시작했다. 파운드리 수요가 계속되면서 패키징 생산능력도 함께 늘려야 할 필요성이 커지면서다. 삼성전자는 현재 충남 온양과 천안, 중국 쑤저우에 패키징 전용 생산라인을 운영하고 있다.
삼성전자는 패키징 생산능력을 늘리고 사업 경쟁력을 높이기 위해 지난달 반도체 사업을 총괄하는 디바이스솔루션(DS) 부문 내 패키징 태스크포스(TF)를 조직했다. 이 TF는 경계현 삼성전자 사장 직속으로 파운드리 고객사와 패키징 협력 방안을 논의하는 역할을 담당하고 있다. 삼성전자는 패키징 관련 인력도 늘리고 있다. 현재 150여명에서 2024년까지 300명 이상으로 확대한다는 목표다.
업계는 삼성전자가 신규 패키징 전용 생산라인을 천안사업장으로 확대할 가능성이 크다고 판단한다. 온양에서 시작된 패키징 생산라인이 생산량을 늘리기 위해 천안으로 옮겨왔고, 현재 천안에서는 2~3개의 생산라인이 제한적으로 운영되고 있다. 다만 포화 상태인 천안사업장에 새로운 공장을 신설하기는 힘든 만큼 계열사인 삼성디스플레이의 공간을 임대해 사용할 가능성이 크다.
반도체 패키징은 완성된 반도체를 포장하고 전기선을 외부로 연결하는 작업을 말한다. 그동안은 반도체를 보호하고 문제없이 작동시키는 보조적인 공정으로 인식됐는데, 반도체 제조 기술이 물리적 한계에 봉착할 것으로 전망되면서 패키징 기술의 중요성이 강조되고 있다.
파운드리 업계 1위 대만 TSMC가 반도체 패키징에서 가장 앞선 기술을 보이고 있다. TSMC는 지난 2012년 칩 온 웨이퍼 온 기술을 통해 4개의 칩을 통합하는 기술을 선보였다. TSMC는 완성된 반도체를 연결하는 것이 아닌 웨이퍼에 회로를 그리는 ‘전공정’ 단계에서부터 패키징 기술을 적용하는 방식을 적용하고 있다. 반도체 제작과 패키징을 동시에 하기 때문에 별도의 기판이 필요 없다는 장점이 있다. 이를 통해 경쟁사 대비 패키지 두께를 20% 얇게 만들 수 있고, 전력 손실도 10% 줄였다. 속도는 20% 개선했다.
현재 상용화된 패키징 기술은 10㎚(나노미터·10억분의 1ｍ) 이상 반도체에 사용하고 있다. 그런데 TSMC가 7㎚ 제품 인증을 마치고 올해 초 양산을 시작하면서 패키징 기술 발전은 더 빨라지고 있다. TSMC는 5㎚ 공정 양산을 위한 패키징 기술을 개발하기 위해 패키징 기판 1위 업체인 일본 이비덴과의 협력을 강화하고 있다. 패키징 분야에서 기술 격차를 더욱 벌리겠다는 전략이다.
삼성전자는 3차원(3D) 패키징 기술에 집중하고 있다. 3D 패키징은 각 칩을 수직으로 쌓아 올리는 기술이다. 반도체 성능과 전력 효율을 획기적으로 높이는 차세대 기술로 주목받고 있다. 삼성전자는 공정 미세화를 통한 반도체 자체의 성능 개선과 별개로 각각의 칩을 연결하면서 발생하는 성능 저하 문제를 해결하는 게 전체 반도체 성능 개선에 효과적이라고 판단하고 있다. 삼성전자는 지난 2020년 3D 패키징 기술인 ‘X-큐브’를 선보였다. 이 기술은 극자외선(EUV) 공정으로 만든 시스템온칩(SoC)과 캐시메모리(SRAM)를 실리콘관통전극(TSV)으로 연결한 기술이다.
한편 반도체 패키징 시장 규모는 매년 5%씩 성장하면서 반도체 시장의 미래 먹거리로 떠오르고 있다. 시장조사업체 가트너는 전 세계 패키징 시장은 지난 2020년 488억달러(약 55억원)에서 2021년 512억달러(약 57조원)를 거쳐 오는 2023년 574억달러(약 64조원)를 기록할 것으로 예상했다. 채명식 한국과학기술기획평가원 부연구위원은 “메모리 반도체에 편중된 국내 반도체 산업 구조를 개선하기 위해 패키징 기술의 고도화와 다변화가 요구되고 있다”라며 “상대적으로 진입 장벽이 낮은 패키징 기술 개발을 위한 종합적인 사업 추진이 필요하다”라고 했다.