고대역폭 메모리(HBM)와 같은 첨단 반도체를 만들기 위해서는 칩을 효율적으로 쌓는 집적 기술이 필수다. 기존 기술은 물리적, 기술적 한계에 다다라 새로운 집적 전략이 업계의 중요한 경쟁 요소로 부상하고 있다.
이런 가운데 한국과 미국 공동 연구진이 칩을 수직으로 쌓을 수 있는 새로운 3D 반도체 집적 기술을 개발했다. 김지환 미국 매사추세츠공과대(MIT) 교수와 삼성전자(005930) SAIT(종합기술원), 성균관대를 포함한 국제 공동 연구진은 저온에서 반도체 칩 위에 단결정 형태로 새로운 칩을 쌓을 수 있는 기술을 개발했다고 19일 밝혔다. 연구 결과는 국제 학술지 ‘네이처(Nature)’에 이날 게재됐으며, 관련 기술은 이미 특허 출원됐다.
반도체 집적회로(IC)는 성능과 전력 효율을 높이기 위해 계속해서 작아지고 있다. 하지만 단순히 가로, 세로 크기를 줄이는 방식에는 한계가 있다 보니, 기존 회로 위에 새로운 회로를 수직으로 쌓아 올리면서 공간을 절약하는 3D 집적 개념이 주목받고 있다.
하지만 기존 3D 집적 방식으로는 단결정 반도체를 칩 위에 쌓아 올리기 어려웠다. 단결정 반도체는 다결정과 달리 성능이 일정하고 우수하지만, 섭씨 600도 이상의 고온에서만 성장시킬 수 있어 하부 회로가 손상될 위험이 크기 때문이다. 또 칩 위에 부도체 층을 먼저 쌓은 뒤 단결정을 추가로 올려야 했기에 공정이 복잡했다.
연구진은 385도 이하의 저온 조건에서 칩 위에 바로 단결정 반도체를 쌓는 기술을 개발했다. 김지환 MIT 교수는 “웨이퍼 위에 쌓은 칩에 미세하게 패턴화된 영역(트렌치)을 만들고, 이 부분에 반도체 단결정을 올리는 ‘제한적 성장’ 방식을 이용했다”며 “트렌치의 모서리나 끝부분을 결정이 자라는 ‘씨앗’으로 사용하면 낮은 온도에서도 단결정 반도체를 안정적으로 쌓아 올릴 수 있었다”고 설명했다.
연구진은 이를 기반으로 금속 산화물 반도체로 구성된 트랜지스터인 ‘CMOS 트랜지스터’를 구현했다. 이렇게 만든 트랜지스터는 기존 회로에 손상을 주지 않으면서도 높은 성능과 적은 성능 변동 폭을 보였다. 특히 단결정으로 제작돼 전력 효율이나 성능이 일정하게 유지됐다.
연구진은 “칩 위에 반도체 물질을 바로 쌓아 올릴 수 있기 때문에 많은 양의 칩을 아주 가깝게 쌓아 올릴 수 있다”며 “반도체 집적도와 성능을 극대화할 수 있을 뿐 아니라 메모리와 논리회로를 동시에 집적하는 것도 가능해질 것”이라고 밝혔다.
이번 연구는 대학 연구진과 삼성전자 SAIT 연구진의 긴밀한 협력을 통해 진행됐다. 김 교수는 “이번 연구는 기업과 대학이 협력해 성과를 낸 드문 사례”라며 “삼성전자 연구원들의 뛰어난 기술력과 MIT 등 연구진의 아이디어가 결합해 차세대 3D 집적 기술을 만들게 됐다”며 소감을 밝혔다.
연구진은 향후 기술을 더욱 고도화해 나갈 계획이다. 김 교수는 “기술이 상용화되기 위해서는 이번에 사용한 지름 2인치 크기의 웨이퍼에서 대규모 웨이퍼를 위한 공정으로 확장하는 것이 중요하다”며 “2030년대에는 별도의 웨이퍼 없이 반도체를 쌓는 기술이 상용화되기를 바란다”고 덧붙였다.
참고 자료
Nature(2024), DOI: https://doi.org/10.1038/s41586-024-08236-9