삼성전자, TSMC, 인텔이 첨단 반도체 미세공정 개발을 위해 경쟁하고 있는 가운데 삼성전자가 ‘게임 체인저’로 불릴 정도의 고난도 기술로 꼽히는 ‘후면전력공급(BSPDN)’ 기술을 내년부터 양산 예정인 2나노(10억분의 1m) 공정에 본격 도입할 것으로 알려졌다.
28일 업계에 따르면 삼성전자가 개발 중인 후면전력공급 기술이 초기 단계에서 목표치를 뛰어넘는 지표를 달성한 것으로 확인됐다. 삼성전자는 2개의 서로 다른 ARM 코어를 사용해 칩 면적을 각각 10%, 19% 줄였으며, 칩 성능과 주파수 효율 등을 한자릿수 수준으로 향상하는데 성공했다.
후면전력공급은 아직 상용화 사례가 전무한 새로운 반도체 공정이다. 일반적으로 반도체에 전력을 공급하기 위해선 공정상 편의 때문에 회로가 그려진 웨이퍼 윗면에 전력 공급선을 배치해 왔다. 하지만 회로가 미세화하면서 회로와 전력선을 한면에 새기기가 어려워졌다. 또 회로 간격이 좁아지면서 간섭이 발생해 제조, 설계상의 어려움이 가중돼 왔다.
후면전력공급은 이 같은 한계를 극복할 수 있는 기술이다. 전력선을 웨이퍼 뒷면에 배치, 회로와 전력 공급 공간을 분리하면서 전력 효율을 최대치로 끌어올리는 한편 반도체 성능도 높일 수 있다. 전체 칩 면적을 줄이는 데에도 효과적이다. 특히 모바일 애플리케이션프로세서(AP) 생산 과정에서 칩 사이즈 소형화에 기여할 것으로 보인다.
삼성전자가 개발 초기부터 목표 지표를 뛰어넘는 결과를 내놓으면서 당초 2027년쯤으로 예정된 상용화 시점도 앞당겨질 가능성이 높다. 앞서 일각에선 삼성전자가 1.7나노 공정부터 후면전력공급 기술을 도입할 것으로 알려졌지만, 로드맵을 수정하고 이르면 2나노 공정 양산이 시작되는 내년부터 해당 기술을 도입할 것으로 관측된다.
한편 후면전력공급 기술에서 가장 앞선 것으로 평가되는 인텔은 연내 BSPDN 기술을 적용해 반도체를 양산할 계획이다. 2나노급으로 알려진 인텔 20A 공정이 대상이다. 인텔은 자사 후면전력공급 기술의 우수성을 강조하기 위해 ‘파워비아’라는 독자 브랜드를 만들기도 했다. TSMC 역시 2나노 이하 공정에서 이 기술을 적용할 계획이며, 2026년을 목표로 개발 중인 것으로 알려졌다.