반도체 패키징 시장이 미래먹거리로 주목받고 있다. 반도체 미세화 기술의 한계와 다양한 시장수요에 대응하기 위한 패키징 공정의 중요성이 강조되면서 대만 TSMC, 삼성전자, 인텔 등 글로벌 종합반도체 기업들도 앞다퉈 첨단 패키징 기술 개발에 나서고 있다.
패키징은 제조된 반도체가 훼손되지 않도록 포장하고 반도체 회로에 있는 전기선을 외부로 연결하는 공정을 말한다. 반도체 품질을 결정하는 전(前)공정이 아닌 만들어진 반도체를 출하하는 후(後)공정에 속하기 때문에 단순하고 보조적인 작업이란 인식이 대부분이다. 하지만 반도체 회로 선폭이 3㎚(나노미터·10억분의 1ｍ) 이하로 줄어드는 등 반도체 제조 기술이 수년 내 물리적 한계에 봉착할 가능성이 커지면서 패키징 기술에 대한 중요성이 주목받기 시작했다. 반도체 자체 성능을 향상시키는 데 한계가 따르니, 서로 다른 반도체를 연결하고 포장하는 패키징 기술을 높이는 쪽으로 업체들이 눈을 돌린 것이다.
11일 반도체 업계에 따르면 인텔은 올해 미국 뉴멕시코주에 35억달러(약 4조원)를 투자해 반도체 패키징 시설을 만들고 내년 하반기 가동을 시작한다. TSMC는 지난해 패키징 공정에 150억달러(약 16조원) 투자를 발표하고 일본에 공장 설립을 추진하고 있다. 삼성전자는 현재까지 패키징과 관련된 투자를 공개하진 않았지만, 미국에 신설할 파운드리 공장에 패키징 생산시설을 포함할 가능성도 있다.
패키징 기술은 개별 반도체 회로를 각각 연결하는 방식에서 다수의 회로를 집적한 모듈 형태로 진화하고 있다. 최근에는 다른 종류의 반도체를 한번에 결합하는 ‘이종접합 패키징’이 주목받고 있다. 중앙처리장치(CPU), 그래픽처리장치(GPU) 같은 연산가능(로직) 칩과 고대역폭 메모리(HBM)가 결합하는 형태다. 이런 첨단 패키징 기술은 TSMC, 삼성전자, 인텔 등이 기술 개발을 주도하고 있다.
가장 앞선 건 단연 TSMC다. 2012년 ‘칩 온 웨이퍼 온’ 기술을 통해 4개의 칩을 통합하는 등 기술력을 선보인 후 현재까지 최고 수준의 기술력을 선보이고 있다. TSMC의 기술은 완성된 반도체를 연결하는 것이 아닌 웨이퍼에 회로를 그리는 ‘전공정’ 단계에서부터 패키징 기술을 적용하는 방식이다. 반도체 제작과 패키징을 동시에 하기 때문에 별도의 기판이 필요 없다는 게 장점이다. TSMC의 기술은 경쟁사 대비 패키지 두께가 20% 얇고 전력 손실이 10% 적으며, 속도는 20% 빠른 것으로 평가받고 있다.
삼성전자는 지난 6일 차세대 패키징 기술 ‘I-큐브4’를 공개했다. 로직 칩 1개와 4개의 HBM 칩을 하나의 패키지로 만들 수 있는 기술이다. TSMC와 달리 칩 사이에 미세회로 기판(인터포저)이 필요하지만, 기판의 두께를 100㎛(마이크로미터·100만분의 1미터)로 줄여 패키지 면적을 줄이고 전송 속도를 높였다.
인텔은 3차원 패키징 기술 ‘포베로스’를 2019년부터 앞세우고 있다. 기술 자체만으로는 서로 다른 공정에서 생산된 반도체를 쌓아 올리는 삼성전자와 비슷하지만, 전공정 단계에서부터 패키징 기술을 적용한다는 점에서는 TSMC와 유사하다. 전문가들은 삼성전자와 인텔의 기술력도 우수하지만, TSMC에 1년 정도 뒤처지는 것으로 평가하고 있다.
패키징 시장 규모는 매년 5%씩 성장하면서 반도체 시장의 새로운 먹거리로 자리 잡고 있다. 시장조사업체 가트너에 따르면 전 세계 패키징 시장은 지난해 488억달러(약 55억원)에서 올해 512억달러(약 57조원), 2023년 574억달러(약 64조원)로 성장할 전망이다.
한국은 패키징 시장에서 상대적으로 열세를 보이고 있는데, 전체 시장의 20%를 중견업체인 하나마이크론과 네페스가 견인하고 있다. 다만 삼성전자가 패키징 기술에 대한 개발에 속도를 내면서 단기간에 기술 격차가 좁혀질 것으로 보는 시각이 많다.
채명식 한국과학기술기획평가원 부연구위원은 “반도체 패키징 기술은 다양한 시장수요를 고려해 다변화하고 있으며, 특히 첨단 패키징 기술이 확대되면서 업체 간 경쟁이 치열해지고 있다”며 “패키징 기술은 전공정에 비해 상대적으로 시장 진입 난이도가 낮은 만큼 정부와 기업들의 적극적인 투자가 필요하다”고 했다.