국내 연구진이 반도체의 성능을 끌어올릴 수 있는 새로운 패키징 공정을 개발했다. 한계에 가까워졌다는 평가를 받는 미세 공정을 대신한 고성능 반도체 생산법으로 기대를 모은다.
김성수 한국과학기술원(KAIST) 기계공학과 교수가 이끄는 연구진은 브라이언 워들 미국 메사추세츠공대(MIT) 교수와 공동 연구로 반도체 패키징 온도를 제어해 두께는 얇으면서도 형태 변화에는 강한 패키징을 만드는 공정을 개발했다고 2일 밝혔다.
반도체 패키지는 반도체 안에 들어가는 칩을 외부 환경으로부터 보호하는 것은 물론 여러 개의 반도체 칩을 하나로 이어주는 역할을 한다. 최근에는 단순한 포장의 개념을 벗어나 한계에 다다른 반도체 성능을 개선하기 위한 주요 공정으로 주목받고 있다.
반도체의 성능과 생산성은 한정된 공간 안에 얼마나 많은 회로를 그려넣을 수 있느냐에 따라 결정된다. 이에 반도체 기업들은 반도체 집적도를 높이기 위한 기술 개발에 집중해왔다. 대표적인 반도체 기업인 삼성전자, IBM, TSMC는 2025년 2㎚ 공정 도입을 목표로 기술 경쟁을 펼치고 있다.
최근에는 반도체 미세 공정의 기술 수준이 한계에 가까워지면서 패키지의 두께를 줄여 집적도를 높이려는 연구가 활발하다. 패키지에 주로 쓰이는 에폭시 몰딩 컴파운드(EMC)는 열을 가했을 때 화학반응을 일으켜 단단해지는 특징이 있다. 반도체 패키징은 이런 특징을 활용해 외부에서 열과 압력을 가하는 경화 공정으로 이뤄진다.
그러나 패키지 두께가 얇아지면서 EMC의 강도가 약해진다는 문제는 아직 해결하지 못한 상황이다. EMC와 반도체 기판의 열 수축 정도가 달라, 경화하기 위해 온도를 높였다가 다시 상온 수준으로 낮추는 과정에서 형태 변화가 일어난다. 이로 인해 반도체의 성능과 생산성이 떨어지는 문제가 발생한다.
KAIST 연구진은 이런 문제를 해결하기 위해 반도체 생산 공정에서 나타나는 온도 변화를 정확히 예측하고 제어할 수 있는 경화 공정을 개발했다. 경화 공정 중 EMC와 기판이 접합할 때 상온 수준으로 급랭해 접합 온도를 상온에 가깝게 만드는 방식이다. 상온에서 접합이 일어나는 만큼 열 수축량 차이에 따른 형태 변화도 작어진다.
KAIST 연구진은 기존 공정에서 정확한 온도를 분석하기 위한 수식과 변형률 측정 시스템을 개발했다. 새로운 공정을 도입했을 때 반도체 패키지에 가해지는 힘은 26%, 형태 변화는 27% 감소한 것으로 나타났다. 반면 EMC와 기판 사이의 강도는 40%가량 증가했다.
김성수 교수는 "접합 온도를 제어하는 새로운 공정은 반도체 패키지에서 지속적으로 문제가 되고 있는 형태 변화를 해결할 수 있을 것"이라며 "반도체 패키지의 수율을 향상시킬 뿐만 아니라 내구성도 강화할 수 있을 기반 기술이 될 것"이라고 말했다.
연구 결과는 국제 학술지 'ACS 어플라이드 머터리얼즈&인터페이스'에 지난 3월 1일 소개됐다.
참고자료
ACS applied materials&interfaces, DOI: https://doi.org/10.1021/acsami.2c21229