IBM은 글로벌 반도체 장비 기업 도쿄일렉트론(TEL)과 함께 300㎜ 실리콘 웨이퍼에 3차원(3D) 적층 기술을 적용할 수 있는 공정을 세계 최초로 개발했다고 1일 밝혔다. 세계적으로 지속되는 반도체 칩 공급난 해소에 도움이 될 전망이다.
IBM에 따르면 칩 적층 방식은 반도체 제조 방식을 간소화할 수 있을 것으로 기대되는 기술이다. 현재 이 방식은 고대역폭메모리(HBM) 생산 등 높은 품질의 작업에만 적용되고 있으나, 특정 부피에 포함될 수 있는 트랜지스터(반도체 소자) 수를 늘리는 데 도움이 되기 때문에 잠재성이 큰 기술이라는 것이 IBM 측 설명이다.
칩 적층 방식을 구현하기 위해선 실리콘 레이어(층) 간의 수직적 연결이 필요하다. 이때 실리콘 웨이퍼의 후면을 얇게 만들 수 있어야 하는데, 이러한 칩 스택을 구성하는 레이어는 보통 머리카락 굵기 정도인 10마이크론으로 깨지기 쉽다.
이 때문에 공정 과정에서 실리콘 웨이퍼를 유리로 만들어진 캐리어 웨이퍼에 일시적으로 부착해 생산 공정을 통과할 수 있게 하고, 이후 자외선 레이저로 두 웨이퍼를 분리하는 것이 일반적이다. 그러나 이 경우 물리적인 힘이 가해지면서 결함이나 수율(전체 생산품에서 양품이 차지하는 비율) 손실이 발생할 가능성이 높아지는 문제가 있다.
IBM은 TEL과의 협업을 통해 유리 대신 기본 실리콘 웨이퍼를 사용하고, 이후 웨이퍼 분리 과정에서 적외선 레이저를 이용할 수 있는 새로운 공정을 개발했다. 300㎜ 크기의 실리콘 웨이퍼로는 세계 최초의 해당 공정을 구현한 것이다.
IBM에 따르면 이 공정을 적용하면 유리가 필요 없기 때문에 공정이 간소화될 전망이다. 웨이퍼 부착 과정에서 발생할 수 있는 도구의 호환성 문제 및 결함 역시 감소한다. 또 얇아진 웨이퍼의 인라인(In-Line) 테스트도 가능하게 된다.
양사는 앞서 2018년부터 칩 적층 방식에 대한 연구 개발을 진행해왔다. 이번 기술 개발 성공을 기반으로 양사는 3D 칩 적층 방식이 전체 반도체 공정에 적용될 수 있도록 베타 시스템을 통한 모의실험을 진행할 예정이다.
한편 IBM은 작년 5월 세계 최초로 2㎚(나노미터·10억분의 1m) 나노시트(nanosheet) 기술로 개발된 칩을 선보이는 등 반도체 칩 분야에서 성과를 내놓고 있다.