지난 수십년간 칩사이즈를 줄이는 미세공정 혁신에 막대한 투자를 단행하며 경쟁해왔던 글로벌 반도체 기업들이 2나노의 벽에 맞닥뜨렸다. 2나노 이후로는 반도체를 미세화하는데 있어 기술적 난제들이 속속 등장하고 있으며 비용 측면에서도 수익을 장담하기 어려울 정도로 난이도가 높아졌다는 것이 업계의 중론이다.
이같은 상황에서 현재 반도체 미세공정 분야를 주도하고 있는 삼성전자, 대만의 TSMC, 인텔 등은 당장 2나노 이후의 로드맵보다는 최첨단 패키징과 같은 후공정에 집중하고 있다. 반도체 웨이퍼에 회로를 인쇄하는 것이 전공정이라면 개별 칩 단위로 분리·조립해 최종 제품은 칩을 제품화(패키징)하는 것을 후공정이라고 한다.
16일 반도체 업계에 따르면 TSMC를 시작으로 삼성전자 등이 올해 최첨단 패키징 분야에 대대적인 투자에 나서 경쟁을 벌일 것으로 전망된다. 전통적으로 패키징 분야는 칩 미세화와 같은 전공정에 비해 그 중요성이 평가절하돼 왔지만, 최근에는 하이브리드 본딩(Bonding)과 같은 신개념 패키징으로 칩의 성능을 높일 수 있다는 것이 입증되면서 각광받고 있다.
국내 대형 반도체업체 관계자는 "10나노 이후부터 칩 미세화를 위한 설계와 개발비용이 과도해지고 미세공정 세대가 진화할때마다 공정 스텝수가 늘어나고 완전히 다른 접근방식을 택해야하는 비효율성이 커지고 있다"며 "반면 패키징 기술의 경우도 난이도가 낮은건 아니지만 수십조원의 투자가 드는 펩 건설보다 훨씬 더 적은 비용으로 칩 성능을 높일 수 있다"고 설명했다.
해당 분야에서 가장 주목받고 있는 건 미국 팹리스(설계전문) 기업 AMD와 TSMC의 협업이다. AMD는 TSMC와 협력해 기존 2D 구조에 갇혀있던 패키징 방식을 3D로 전환해 반도체 다이(die)를 적층하는 방식의 하이브리드 본딩(반도체 제품을 조립할 때 칩의 패드와 외부 단자를 도선으로 연결하는 일) 기술을 선보였다. AMD가 업계 최초로 도입한 구리 본딩은 칩 간의 연결을 더 높은 밀도로 높였고 데이터 대역폭도 크게 향상시켰다.
전문가들은 이 과정에서 드러난 칩릿(chiplet·통합회로블록)의 효용성에도 주목하고 있다. 가령 AMD의 경우 앞서 말한 하이브리드 본딩 기술을 이용해 서로 다른 기능을 하는 칩셋을 혼합하는 시도를 했다. 가령 프로세서와 S램 두 개의 칩셋을 쌓은 뒤 고성능 주처리장치(MPU)와 캐시메모리를 다시 결합하는 3D 패키지를 만든 것이다.
이 관계자는 "쉽게 말하면 기존의 시스템온칩(SoC) 방식의 반도체 다이가 더 작은 다이나 블록으로 분해돼 다시 3D 방식으로 재구성되는 것"이라며 "이같은 칩릿 접근법은 사실상 필요한 칩을 가져다 붙이는 모듈 생산처럼 더 낮은 비용으로 빠르게 시장 수요에 대응할 수 있다"고 평가했다.
전문가들은 이같은 시도가 시스템 반도체뿐만 아니라 반도체 업계 전반에 걸쳐 3D 열풍을 일으킬 것으로 전망하고 있다. 수년전부터 기술적 한계 몽착했던 낸드플래시가 평면 구조를 극복하고 수직 적층 방식의 3D 낸드플래시로 진화한 것과 마찬가지로 중앙처리장치(CPU)나 D램 등도 3D 구조를 채택해 성능 향상을 모색할 수 있다는 것이다.
이같은 트렌드를 의식한듯 최근 삼성전자 역시 3D 첨단 패키징에 대한 언급을 내놓기도 했다. 김형섭 삼성전자 반도체 연구소장(부사장)은 지난 9일 코엑스에서 개막한 '세미콘 코리아 2022′ 기조연설 첫 번째 발표에서 "3차원(D) 적층 제조 공정으로 만든 시스템 반도체로 집적화(integration) 구조적 한계를 극복할 수 있을 것"이라고 말했다.
김협섭 소장이 언급한 3D 적층 구조는 반도체를 극자외선(EUV)으로 생산한 뒤 소자를 위로 쌓아 올리는 방식을 말한다. 칩 적층으로 보다 많은 반도체를 집적하고, 공정 체계 복잡성을 줄이면서 전체 칩 면적, 소비 전력 효율화 등 반도체 성능을 개선할 수 있다는 장점이 있다. 그는 "3D 적층 구조가 GAA와 함께 이후 나노 시대를 이끌 것"이라고 덧붙였다.