삼성전자의 경쟁자인 대만 TSMC와 미국 인텔이 차세대 공정 연구개발에서 공격적인 행보를 보이고 있다. 인텔에 이어 TSMC 역시 최근 2030년 내 단일 칩 패키지에 1조개의 트랜지스터를 넣겠다는 야심찬 계획을 공개하면서 구체적인 공정 로드맵을 공개한 바 없는 삼성전자가 연구개발 투자에 부담을 느낄 것으로 보인다. 칩 패키지 하나에 1조개의 트랜지스터는 현재 기술 수준에서 10배가량 집적도를 높인 것이다.
29일 업계에 따르면 TSMC는 최근 미국 샌프란시스코에서 열린 ‘IEDM 2023′ 컨퍼런스에서 이 같은 내용을 담은 미세공정 로드맵을 공개했다. 현재 2.5D 패키징 기술로 세계 최첨단 칩 위탁생산(파운드리) 시장을 장악하고 있는 TSMC는 패키징 기술을 3D로 한 단계 더 고도화해 한계에 도달한 ‘무어의 법칙’을 극복하겠다고 자신했다.
TSMC 전략의 핵심은 앞서 공정 로드맵을 발표한 인텔과 마찬가지로 첨단 패키징에 무게를 두고 있다. 10나노 이하 미세공정에서는 설계상의 복잡성 증가와 간섭 현상 등으로 인해 과거처럼 미세화를 통해 트랜지스터 집적도(집적회로 내에 포함되는 소자수)를 큰 폭으로 늘리기가 어려워진다. 반도체 업계의 선단 공정을 이끄는 TSMC, 삼성전자, 인텔의 공정 노드도 5나노, 3나노, 2나노 등 한 걸음씩 전진할 때마다 많은 설계, 제조 비용이 소요되는 데 반해 실질적인 성능 향상은 제한적이라는 평가다.
이에 대안으로 떠오른 것이 어드밴스드 패키징(AVP)으로 불리는 첨단 패키징 기술이다. 첨단 패키징은 이미 만들어진 반도체 칩들을 효율적으로 쌓고 연결해 전체 칩셋의 성능과 전력효율성을 최적화하는 반도체 후공정 기술을 말한다. 최근에는 인공지능(AI) 기술을 비롯해 빠른 데이터 통신, 고성능 컴퓨팅 등 하나의 칩셋이 담당하는 역할이 많아지면서 패키징을 어떻게 하느냐에 따라 반도체 성능이 갈릴 정도로 중요한 공정이 됐다.
TSMC는 컨퍼런스에서 1나노 공정에 대한 연구개발도 진행하고 있으며 해당 칩에는 기본적으로 2000억개의 트랜지스터를 집적시킬 수 있다고 강조했다. 여기에 3D 패키징을 사용해 여러 칩을 3D 패키징 방식으로 붙이면 하나의 칩 패키지에 1조개의 트랜지스터를 넣는 것이 가능하다는 입장이다. 내년에 3나노 공정을 안정화하고 2025년에는 2나노, 2027년부터 2030년 사이에 1나노 공정을 내놓겠다는 것이 큰 그림이다.
6년 내 반도체 칩의 집적도를 10배 수준 높이겠다는 TSMC의 목표는 지난 7월 인텔이 발표한 로드맵과 비슷하다. 인텔의 경우 업계 최초로 유리기판(glass substrate) 패키징 기술을 도입해 이르면 2025년부터 상용화하겠다는 로드맵을 세웠다. 유리기판은 반도체 기판에 기존 플라스틱과 같은 유기 소재 대신 유리를 사용하는 기술로, 패키징의 두께를 기존 대비 4분의 1 수준으로 줄일 수 있다는 강점이 있다. 업계에서는 실질적으로 반도체 미세공정을 두 세대 이상 앞당기는 효과와 비슷한 것으로 보고 있다. 가령 7나노(나노미터·1nm는 10억분의 1m) 칩으로 3나노를 구현하는 것과 비슷한 효과다.
인텔 관계자는 “유리기판을 사용할 경우 온도 상승에 따른 패턴 왜곡 현상이 50% 줄어든다”며 “극도로 미세한 리소그래피 공정의 깊이를 향상하기 위한 평단도, 유리의 기계적 특성이 향상되면서 초대형 폼팩터 패키징도 가능해지며 수율도 높아진다. 이러한 독특한 특성으로 인해 유리기판에서 인터커넥트 밀도를 10배 높일 수 있다”고 했다.
유리기판은 반도체 시장의 미래 기술로 여겨지는 칩렛(Chiplet) 패키징 적용에도 가장 적합한 기술로 꼽힌다. 칩렛은 하나의 칩에 서로 다른 종류, 다양한 기능의 칩을 레고처럼 자유롭게 붙이는 기술로, 에너지 효율이 높을 뿐 아니라 고성능 칩을 구현할 수 있다. 유리기판이 상용화될 경우 칩 설계자들은 단일 패키지 내에서 더 작은 공간에 더 많은 타일(혹은 칩렛)을 탑재할 수 있을 뿐 아니라 더 뛰어난 유연성과 낮은 전력 사용으로 향상된 성능 및 집적도를 달성할 수 있을 것으로 전망된다.
한편 인텔에 이어 TSMC 역시 야심찬 로드맵을 선보이며 연구개발 투자와 생산능력 확보에 선제적 투자를 감행하고 있는 가운데 올해 메모리 반도체 사업의 대규모 적자로 재무상황이 악화된 삼성전자의 설비투자 부담은 더욱 커질 전망이다. 실제 삼성전자는 지난 1년간 반도체 부문 적자 장기화에도 투자를 계속하면서 현금 보유액이 33조3000억원이나 감소했다. 최근 최시영 파운드리사업부장(사장)은 미국 테일러 파운드리 공장 양산 계획 시점을 1년 늦어진 2025년으로 언급하면서 보수적인 투자 기조를 드러냈다.
반도체 업계 관계자는 “메모리 반도체와 시스템 반도체 설계, 파운드리 등 넓은 사업 영역을 영위하는 삼성전자의 경우 올해처럼 메모리 반도체 분야에서 대규모 적자가 나면 메모리 뿐만 아니라 파운드리나 설계사업부의 향후 투자 여력에 악영향을 미칠 수 있다”며 “상대적으로 반도체 시장 침체에 따른 영향이 적었던 TSMC나 인텔이 현재로서는 중장기적 로드맵 투자에 더 유리한 상황”이라고 진단했다.