ビッグデータと人工知能の時代における中核的難題である「組合せ最適化問題」を、より高速かつ効率的に解くハードウェア技術が開発された。組合せ最適化問題は、考え得る膨大な組合せの中から最も効率的な解を見つける問題で、物流経路設計、金融ポートフォリオ構成、半導体回路配置など多様な産業分野と直結する。
カイストは電気及び電子工学部のチェ・ヤンギュ、キム・サンヒョン教授の共同研究チームが、既存のシリコン半導体プロセスのみで次世代の最適化専用ハードウェアである「オシレーター基盤Isingマシン」を実装することに成功したと6日明らかにした。研究結果は国際学術誌「サイエンス・アドバンシズ」に3月掲載された。
Isingマシンは、複数の素子が相互作用しながら最適解を導き出す特定目的型コンピューターである。研究チームはこのうち、一定周期で信号を繰り返す「オシレーター」に着目した。複数のオシレーターが互いに信号をやり取りして同期化される過程でシステムは最も安定的な状態へと収束し、これにより最適解を導出する。
従来のオシレーター基盤Isingマシンは、素子ごとに生じる微細な周波数差を精密に制御しにくく、素子間の接続方式にも限界があるため、複雑な問題の解決に制約があった。
研究チームはこれを解決するため、オシレーターと素子間の相互作用の強度を調整するカプラをすべて単一のシリコントランジスタで実装した。この方式はオシレーター間の周波数偏差を抑えて安定的な同期化を可能にし、接続強度を多段階で調整する多状態カップリングによって、問題の重み付けをより精緻に反映できるようにした。
その結果、Isingモデルの表現力と解探索性能が同時に向上した。研究チームは当該技術を活用し、代表的な組合せ最適化問題である「最大カット」問題の解決にも成功した。最大カットはネットワークを2グループに分ける際、両グループ間の接続を最大化する問題で、実際の産業現場の多様な最適化課題と接点がある。
今回の研究の最大の特徴は、特殊素材や非標準プロセスではなく、現在の半導体産業で広く使われる相補型金属酸化膜半導体（CMOS）プロセスをそのまま活用した点である。これにより別途の設備投資なしに既存の半導体生産ラインで量産と商用化が可能になると期待される。
チェ・ヤンギュ教授は「今回の研究はオシレーターとカプラをいずれもシリコン素子で実装し、拡張性と精密度を同時に確保したIsingマシンハードウェアだ」と述べ、「半導体設計自動化、通信ネットワーク最適化、資源配分など大規模な組合せ最適化が必要な産業分野に活用できるだろう」と語った。
参考資料
Science Advances(2026), DOI: https://doi.org/10.1126/sciadv.adz2384