データ中心コンピューティングと人工知能（AI）技術が急速に拡大し、高容量・低消費電力のストレージに対する需要が高まっている。しかし現在広く使われるNAND型フラッシュメモリーは、特有の構造的制約により消費電力が大きいという欠点があった。
こうした中、サムスン電子の研究チームが電力をほとんど使わずに記憶容量を増やせる強誘電体トランジスタ（FeFET）ベースの新たな超低消費電力メモリー技術を発表した。研究成果は国際学術誌「ネイチャー」に27日に掲載された。
NANDフラッシュは複数のメモリーセルが一直線に接続された「ストリング（string）」構造になっている。問題は、あるセルのデータを読み出すにはその前後にある他のセルにも電圧を印加しなければならない点である。これを「パス電圧（pass voltage）」と呼ぶ。このためメモリーセル数を増やすほど消費電力が大きくなるという構造的な限界があった。
一方でパス電圧を下げようとすると、メモリーセルが識別できる信号差が小さくなり、結果として1つのセルに複数の値を格納する「マルチレベル記憶」が難しくなった。
研究チームはこの問題を解決するため、強誘電体材料を用いたFeFETベースのメモリーを開発した。強誘電体は外部電圧で分極方向を制御でき、電圧を除去してもその状態を長く保持する材料であり、この特性を利用してメモリーとして用いる。研究チームはジルコニウムでドープしたハフニア強誘電体と酸化物半導体チャネルを組み合わせ、新しいFeFETを開発した。
新しいFeFETを適用したメモリーは、パス電圧を事実上0に近い水準まで下げた状態でも最大でセル当たり5ビット（bit）まで安定的に記憶した。研究チームによれば、現在商用化されたNAND技術と同等かそれ以上の水準である。
とりわけ従来のNAND比でストリング構造において最大96%の電力削減可能性を示した。電力はほとんど使わずに、はるかに多くのデータを格納できるというわけだ。AIサーバーやモバイル機器、エッジコンピューティングなどエネルギー効率が重要な応用分野に影響を及ぼし得る。
研究チームは、開発したFeFETを既存のNANDのように垂直に積層する3次元（D）構造にしても性能が維持されることを確認した。特に25nm（ナノメートル・10億分の1m）水準の短いチャネル長を持つ極小セルでも安定して動作し、大量集積にも問題がないことを示した。
今回の研究は、NANDフラッシュが抱えていた「電力を下げると容量が減り、容量を増やすと電力が上がる」という根本的な制約を解決した点で意義が大きい。
研究チームは論文で「今回開発したFeFETベースの構造は、容量、電力効率、信頼性を同時に改善できる次世代メモリー技術だ」とし、「NANDベースのアーキテクチャが神経模倣コンピューティング、インメモリーコンピューティングの有望なプラットフォームと認識される中、増大するエネルギー消費を緩和するのに適用できるだろう」と展望した。
参考資料
Nature（2025）、DOI: https://doi.org/10.1038/s41586-025-09793-3