中国最大のDRAM企業である長鑫科技（CXMT）が第4世代高帯域幅メモリー（HBM3）の試験生産に着手したが、初期歩留まりがなかなか上がらない。半導体業界で大量量産の基準線とされる、いわゆる「ゴールデン歩留まり」80%の3分の1水準である25%にとどまっているとされる。SKハイニックスが同製品を2022年から量産し、90%以上の歩留まりを確保しているのと比べると、格差が鮮明だ。業界では、DRAMを多層に積層して接続する核心工程であるシリコン貫通電極（TSV）技術の成熟度の差が根本原因だと指摘している。
◇「DRAM水準は上がったがHBM積層は別問題」
9日、CXMT事情に通じた半導体装置業界の上級関係者によれば、CXMTのHBM3の8段積層（8-Hi）製品の歩留まりは前工程で約30%水準にとどまっている。ここで生き残った製品も後工程を経る過程で約70%のみが最終良品として認められる。平たく言えば、HBM3製品を100個作り始めると、そのうち80個近い製品が最終テストで脱落するという意味だ。
CXMTはこのように作った少量のHBMサンプルをアリババT-ヘッド、カンブリコンなど中国企業に供給し、歩留まり改善作業を続けていると伝えられている。問題はDRAM自体の微細工程技術ではない点にある。半導体装置業界の関係者は「CXMTがHBMに使う『G4』（17ナノ級）工程で作った一般DRAM自体には大きな問題はない」とし、「ただしHBM用に用いられるDRAMダイは一般製品より面積が大きく電気的仕様が厳しいため、同じ工程でも合格基準を通過するのがはるかに難しい」と説明した。
CXMTが一般DRAMを作る基礎的な実力自体は相当な水準に達したが、これをHBMという高性能製品へと置き換える段階でボトルネックが発生しているという意味である。このボトルネックの核心にTSV工程があるというのが業界の説明だ。
◇本当の難関はTSV…「数年分のノウハウなしには追随できない」
TSVは「シリコン貫通電極（Through Silicon Via）」の略で、HBMのようにDRAMを複数層に積み上げる際、各層を垂直に貫通して電気信号をやり取りできるようにする微細な銅配線を指す。DRAMの単枚（ウエハー）を髪の毛の太さの数分の1にすぎない数十マイクロメートルの厚さまで薄く研磨した後、その薄いシリコン板に数千個の微細な穴を開け、銅で隙間なく埋め込む高難度工程である。穴一つでも歪んだり適切に埋められなかったりすれば、その層全体が不良処理され得るため、半導体工程の中でも精度要求が最も高い部類に属する。
この工程でCXMTと先頭企業との技術格差が最も大きく開くというのが業界の衆論である。半導体分析会社ノマドセミ（Nomad Semi）の分析によれば、サムスン電子のHBM2（第2世代HBM）基準でダイ1枚当たりのTSVは5000個以上、SKハイニックスのHBM3は8000個以上が開けられている一方、CXMTは3000個前後にとどまると把握された。TSVの数が少ないということは、それだけ帯域幅（データ処理速度）で不利になる代わりに工程難度を下げたという意味だが、それにもかかわらずCXMTの歩留まりは依然としてサムスン、SKハイニックスを大きく下回る。SKハイニックスでさえ2024年当時、TSV単独工程の歩留まりが40〜60%にとどまると公に明らかにしたことがあるほど、TSVは業界1位企業にとっても手強い工程である。
ここに、ダイを実際に積み重ねて貼り合わせる後工程（積層・ボンディング）段階でも歩留まり損失が発生する。8個のダイのうち1つでも整列がずれたり、接合部に微細な気泡が生じたり、熱で押し付けて貼り合わせる過程で層が反る現象（warpage）が起きれば、そのスタック全体が丸ごと不良処理される構造だ。層数が増えるほど不良が生じ得る地点も同時に増えるため、難度が幾何級数的に上がる。CXMTが8段積層からこの程度の低調な歩留まりを示す以上、今後12段などより高い積層へ移る場合、さらに大きな困難に直面する可能性があるとの見方も出ている。
半導体業界の関係者は「TSV工程はウエハーを扱うノウハウが数年にわたり蓄積されてこそようやく安定化する領域だ」と述べ、「中国企業がDRAM自体の微細工程技術では急速に格差を縮めてきたが、TSV・ボンディングのような後工程のノウハウは短期間で追いつきにくい部分だ」と説明した。続けて「ただしサムスン電子も今年2月、HBM4（第6世代HBM）量産初期の歩留まりが60%を下回ったが、6カ月で80%まで引き上げた前例があるだけに、CXMTの25%歩留まりを『失敗』と断定するのは早計だ」と付け加えた。