TSMCの先端パッケージング技術であるチップオンウェハーオンサブストレート（CoWoS）が来年まで供給契約で埋まり、追加の生産余力の確保に苦慮するなか、グローバルなビッグテック各社やファブレス（半導体設計）企業がインテルのエンベデッド・マルチダイ・インターコネクト・ブリッジ（EMIB）技術の改良版「EMIB-T」の導入を検討、またはすでに採用し始めたとされる。TSMCの供給ボトルネックが長期化するにつれ、インテルの新技術が代替策として注目を集めている格好だ。
◇ メディアテック、ブロードコム、Meta（メタ）などビッグテックから相次ぐ打診
2日、業界によると、メディアテックは最近の決算発表で、CoWoSとEMIB-Tを併用して超大型人工知能（AI）特定用途向け半導体（ASIC）を開発すると公式に表明した。ブロードコムとMeta（メタ）もコスト削減を目的にCoWoSからEMIBへの移行を検討中と伝えられ、グーグルとエヌビディアもEMIB-Tに関心を示しているという。
韓国企業の中ではSKハイニックスの動きが目立つ。これまでTSMCと高帯域幅メモリー（HBM）・CoWoSの最適化で緊密に協力してきたSKハイニックスが、最近インテルからEMIBが適用された基板の提供を受け、HBMとシステム半導体を合わせて実装する方式を検討しているとされる。TSMCに偏っていたパッケージングのサプライチェーンを多角化しようとする試みとみられる。
こうした動きの背景には、AI半導体需要の急増に伴うTSMCの深刻な供給不足がある。TSMCのCoWoSはすでに2027年まで予約で埋まっており、一部の顧客は順番を得るまで1年以上待機しなければならないと伝えられる。前工程のウェハー生産に問題はないにもかかわらず、後工程のパッケージングのボトルネックが原因で完成品の出荷が遅延する状況が生じている格好だ。
◇ インターポーザーなしで必要箇所だけシリコンを…原価は半分水準
CoWoSとEMIBの最大の違いは、グラフィックス処理装置（GPU）などの演算チップとHBMをどう接続するかにある。CoWoSは大型シリコン・インターポーザー上に演算チップとHBMを並べ、その下でシリコン板全体を配線として活用してチップ同士をつなぐ方式だ。これに対しEMIBは、このような大型のシリコン板をそもそも使わない。演算チップとHBMが実際に接する部分にだけ小型のシリコン・ブリッジを基板内に埋め込み接続する。
最近注目されているのは、正確には従来のEMIBではなく改良版のEMIB-Tだ。2017年から量産に用いられてきたEMIBが、隣接するチップ同士でのみ横方向に信号をやり取りする構造だったのに対し、EMIB-Tはブリッジ自体にシリコン貫通電極（TSV）を追加で形成し、電力と高速信号を垂直方向にも流せるようにしたバージョンである。必要な箇所にだけ高価なシリコンを使うため、インテル側は製造原価がCoWoS比で最大50%低いと主張している。
ただし、EMIBがあらゆる面でCoWoSを上回ると見るのは難しいとの指摘もある。演算チップと隣接チップ間の局所的な接続にはEMIBが有利だが、1個のGPUを中心に複数のHBMスタックや周辺チップレットまで広範かつ高密度に接続する設計では、大型インターポーザーを用いるCoWoSの配線密度と拡張性がなお優位だという分析もある。
◇ 歩留まりを巡り評価が割れる、TSMCも対抗技術を開発
EMIB-Tの完成度を巡る評価もなお割れている。一部では、EMIB-Tの最終パッケージ歩留まりがCoWoSと同等の98%まで上がったとの見方が出ているが、実際には90%前後にとどまっているとの分析もある。これに加え、パッケージ組立て前段階であるシリコン・ブリッジ基板自体の製造歩留まりは依然として50%水準にとどまり、この基板供給がEMIB-T拡大のより根本的なボトルネックと指摘される。
TSMCも対応に動いている。台湾の基板メーカー、キンセスとともにEMIBと類似の方式の独自パッケージング技術を開発中だとの現地報道が出た後、TSMC米国預託証券（ADR）は7%台、インテル株は12%台まで上昇する場面があった。
業界では、EMIB-Tの量産が本格化する来年が実質的な分岐点になるとみている。半導体業界関係者は「来年のEMIB-T量産以降、実際の顧客企業の数量移管規模を確認してこそ勢力図の変化を見極められる」と述べつつ、「CoWoSの供給難が解消しない限り、インテルが反射利益を得られる状況は当面続く」と語った。