サムスン電子がロジック半導体の微細化限界を越えるための3次元（3D）積層トランジスタ技術を実装した。メモリ半導体で用いられてきた垂直積層の概念をロジック半導体にも適用し、同じ面積により多くのトランジスタを収められる構造を示したものだ。
サムスン電子は半導体研究所ロジックTDチーム（Logic TDチーム）が「VLSIシンポジウム（VLSI Symposium）2026」でゲートピッチ42ナノメートル（㎚）水準の「3D積層電界効果トランジスタ」（3D Stacked FET）を世界で初めて実装したと17日に明らかにした。今回の論文は1000編以上が投稿された論文の中で最高評価を受け「ベストペーパー」（Best Paper）に選定された。
VLSIシンポジウムは国際電子デバイス会議（IEDM）、国際固体回路会議（ISSCC）と並ぶ世界3大半導体学会とされる。ゲートピッチは隣接するゲート中心間の距離であり、小さいほど同じ面積内により多くのトランジスタを配置できる。
今回の研究の核心は、従来2次元（2D）平面に並べて配置していたトランジスタを上下に積み上げた点にある。ロジック半導体は中央処理装置（CPU）、グラフィックス処理装置（GPU）のように演算と制御を担う半導体である。AIと高性能コンピューティング（HPC）需要が拡大するなか、ロジック半導体にはより小さな面積でより多くの演算を低電力で処理する技術が求められている。
これまで半導体業界はトランジスタ間隔を縮める方式で性能を高めてきた。しかし素子間の間隔が狭くなるほど電気的に隔離する絶縁体も薄くなり、一定水準以下では誤動作が発生し得る。水平方向の微細化に物理的限界があるというわけだ。
サムスン電子はこれを解決するためにトランジスタを垂直に積む構造を適用した。垂直積層構造では上下素子を分離する絶縁体の厚さが垂直方向で定義されるため、水平方向の面積制約を減らせる。理論的には同じ面積内にトランジスタを2倍多く配置できるという説明だ。
ジョン・ヨンチェ・サムスン電子半導体研究所ロジックTDチームTLはサムスン電子半導体ニュースルームのインタビューで「水平方向の素子サイズ縮小の限界を垂直積層構造で克服したことが核心だ」と述べ、「単純計算で同じ面積に2倍多くのトランジスタを入れられる革新的構造だ」と語った。
垂直積層構造はNANDフラッシュのV-NAND、DRAMベースの高帯域幅メモリー（HBM）などに先に適用された。サムスン電子はこの構造をロジック半導体分野へ拡張した。クォン・ウクヒョン・サムスン電子半導体研究所ロジックTDチーム・マスターは「フラッシュではV-NANDが、DRAMではHBMが代表的な事例だ」とし、「こうした開発の流れがロジック開発まで自然に継続したものだ」と述べた。今回の研究では上下トランジスタを接続する方式も変わった。サムスン電子は上下トランジスタを垂直方向に直接貫通して接続する「RBC」（RX Bounded Contact）を適用した。従来方式はトランジスタ側面を活用して迂回接続する構造だったが、RBCは上下トランジスタを直接接続し素子面積の縮小に有利だ。
ただし垂直積層構造はプロセス難度が高い。構造物が深く狭くなるほどエッチングと成膜プロセスが難しくなり、絶縁体や金属を空隙なく充填する工程でも精密なプロセス制御が必要だ。研究チームはRBCの実装過程で新素材とプロセス条件を複数回検証した末、最適プロセスを確保したと説明した。
サムスン電子は今回の技術がAIと高性能コンピューティング（HPC）向け次世代ロジック半導体に活用できるとみている。同じ面積に配置できるトランジスタ数が増えれば、より小さいチップ面積でより多くの演算を処理でき、電力効率の改善も期待できるためだ。研究チームは、垂直積層構造が適用される場合、理論的に同一面積当たりのトランジスタ数を2倍に増やせるため、電力効率と性能の改善幅が従来の世代交代より大きくなり得るとみた。
今回の論文は業界最小水準の42ナノメートルのゲートピッチを実装した点とともに、上下それぞれ3段のナノシートチャネルを適用した点でも評価を受けた。ナノシートチャネルは電流が流れる超微細な膜である。研究チームは従来の2段構造を越え、上下トランジスタにそれぞれ3段チャネルを実装し、垂直貫通接続方式まで適用して集積度向上の可能性を立証した。
サムスン電子は今回の研究を実際の回路実装へとつなげる後続開発も進める計画だ。研究チームは今回の成果を、ロジック製品を構成する基本単位であるn型・p型トランジスタを垂直積層した段階とみている。今後は、回路が正常に動作するかを確認するテスト回路である「リングオシレーター」（Ring Oscillator）と、高速一時メモリ回路である「SRAM」の開発を通じて製品化可能性を検証する予定だ。
サムスン電子は今回の42ナノメートルのゲートピッチ3D積層トランジスタの実装が、ロジック半導体の集積度の限界を垂直空間へ拡張する契機になるとみている。