サムスン電子が世界で初めて第6世代高帯域幅メモリー（HBM4）を量産出荷したと12日明らかにした。
サムスン電子はHMB4の開発着手段階から国際半導体標準協議機構（JEDEC）の基準を上回る性能を目標に設定した。今回の製品には最先端プロセスである1c DRAM（10ナノ級第6世代）を導入し、再設計なしで量産初期から安定的な歩留まりと業界最高水準の性能を確保した。
ファン・サンジュンサムスン電子メモリー開発担当（副社長）は「サムスン電子HBM4は従来の検証済みプロセスを適用してきた前例を破り、1c DRAMおよびファウンドリー（半導体受託生産）4ナノといった最先端プロセスを適用した」と述べ、「プロセス競争力と設計改善を通じて性能拡張の余力を十分に確保することで、顧客の性能向上要求に適時に応えることができた」と語った。
サムスン電子はHBM4の技術競争力強化のために1c DRAMを適用する一方、ベースダイの特性を踏まえ、性能と電力効率の観点で有利な4ナノプロセスを適用した。ベースダイはHBMの積層構造の最下部に位置し、電力・信号を制御する基盤チップを指す。
サムスン電子は自社HBM4がJEDECの業界標準である8Gbps（毎秒ギガビット）を約46%上回る11.7Gbpsの動作速度を安定的に確保したと明らかにした。これは前作（HBM3E）の最大ピン速度である9.6Gbps比で約1.22倍向上した数値である。サムスン電子側は「最大13Gbpsまで実現可能で、AIモデル規模が大きくなるほど深刻化するデータボトルネック現象を効果的に解消することが期待される」とし、「サムスン電子のHBM4は単一スタック基準で総メモリ帯域幅を前作HBM3E比約2.7倍向上した最大3.3TB/s水準へ引き上げ、顧客社の要求水準である3.0TB/sを上回る性能を確保した」と伝えた。
サムスン電子のHBM4は12段積層技術により24GB〜36GBの容量を提供する。顧客社の製品スケジュールに合わせて16段積層技術を適用し、最大48GBまで容量を拡張する計画である。
サムスン電子はデータ送受信入出力（I/O・メモリーとグラフィックス処理装置の間でデータをやり取りする出入口）ピン数が1024個から2048個へ拡大することに伴い発生する電力消費と熱集中の課題を解決するため、コアダイに低消費電力設計技術を適用した。コアダイはHBMを構成する中核であるDRAMを垂直に積層したダイ（Die）を指す。HBMはDRAMで構成されたコアダイと、コントローラーの役割を担うベースダイで構成される。
サムスン電子はまた、シリコン貫通電極（TSV）データ送受信低電圧設計技術の適用と電力分配ネットワーク（PDN）の最適化により、前世代比でエネルギー効率を約40%改善した。熱抵抗特性は約10%、放熱特性は約30%向上させた。
会社側は「データを入出力する駆動回路の電圧を1.1Vから0.75Vへ低減する回路を開発し、TSV駆動電力を約50%削減した」とし、「データセンター環境に最適化された最高水準の性能と安定的な信頼性を同時に備えており、顧客社はサムスン電子のHBM4を通じてグラフィックス処理装置（GPU）の演算性能を極大化する一方、サーバー・データセンター単位の電力消費と冷却コストを削減する効果を期待できる」と伝えた。
サムスン電子は▲ロジック▲メモリー▲ファウンドリー▲パッケージングなど多様な半導体産業分野で事業を展開している。HBMの高度化に合わせて「ベースダイ」の性能を高める自社のケイパビリティを確保した格好だ。
会社側は「自社で保有するファウンドリープロセスとHBM設計間の緊密なDTCO（Design Technology Co-Optimization、設計技術協調最適化）協業を通じ、品質と歩留まりを同時に確保した最高水準のHBMを継続的に開発していく計画だ」とし、「グローバル主要GPUおよび自社チップを設計・開発する次世代カスタム半導体（ASIC）ベースのハイパースケーラー顧客社からHBM供給協力の要請を継続的に受けており、こうした企業との技術協力をさらに拡大していく」と伝えた。
サムスン電子は今年のHBM売上が昨年比で3倍以上増加すると見込み、HBM4の生産能力を先行拡大している。2028年から本格稼働するピョンテク事業場第2団地5ラインはHBM生産の中核拠点として活用される予定である。AI・データセンター中心の中長期の需要拡大局面でも安定的な供給対応能力を継続的に確保していく方針だ。
サムスン電子はHBM4に続きHBM4Eも準備中で、2026年下半期にサンプル出荷を行う計画である。HBM4EはHBM4の基本構造を基に、動作速度・帯域幅・電力効率を一段と引き上げた次世代高帯域幅メモリーを指す。また顧客社向けカスタムHBMも2027年から順次サンプリングを開始する予定である。