最近、人工知能（AI）半導体市場で高帯域幅メモリー（HBM）が向かう方向を測るシグナルが出た。29日に半導体標準化機構JEDECによると、次世代規格であるSPHBM4（Standard Pseudo HBM4）に関する議論が本格化している。この標準が発するメッセージは明確だ。HBM競争が性能を引き上げる段階から、それを支えられるパッケージングと供給体制まで併せて考える局面へ移っているという点である.
HBMはAIアクセラレーターの性能を左右する中核メモリーとして定着した。演算能力が大きくなるほど、データをいかに速く安定的に供給できるかが重要になったためだ。これまでHBMはデータの通路を広げる方式で世代を重ねてきた。GPU（グラフィックス処理装置）とメモリーの間を行き来する信号線を増やし帯域幅を拡大する構造だった。HBM4（第6世代HBM）基準でデータ入出力（I/O）数は2048個に達する。
問題はその次の段階だった。信号線が増えるほどパッケージング難度も同時に高まった。極微細配線と精緻なタイミング制御が必要になり、シリコンインターポーザーを用いる高度パッケージングへの依存度も大きくなった。この過程でメモリー性能をさらに引き上げることよりも、HBMを実製品としてまとめ上げるパッケージング工程が負担として作用する構図が繰り返された。
こうした背景でしばしば言及されるのがTSMCのCoWoS（Chip-on-Wafer-on-Substrate）工程である。CoWoSは高性能AIアクセラレーターに不可欠な先端パッケージング技術だが、AI半導体需要の急増により供給余力が逼迫した。結果としてHBM技術競争の主導権がメモリー半導体企業にあっても、実際の出荷量とスケジュールはパッケージングの条件に影響を受ける状況が続いた。
SPHBM4はこの現実を反映した派生規格である。性能をさらに押し上げるよりも、HBMを従来より低いパッケージング負担で実装しようというアプローチだ。既存HBM4と同一のDRAMを用いながらも、データ信号の処理方式を変えることでパッケージング難易度を下げる構造を提案している。複雑な高度パッケージングへの依存を一部緩和し、コストと設計上の制約を減らす狙いである。
重要な点は、SPHBM4が「低価格HBM」や「性能を落とした代替」ではないということだ。メモリーコアダイと積層構造は既存HBM4と同一である。変わったのはメモリー自体の性能ではなく、HBMをシステムに実装する物理的な方式だ。性能競争は維持しつつ、パッケージングの現実を踏まえたもう一つの選択肢を提示した格好である。
このような変化は産業全体に少なからぬ波及効果をもたらし得る。HBMが今のように高価なAIアクセラレーター専用メモリーにとどまらず、サーバー向け中央処理装置（CPU）やネットワークチップ、クラウド向けASIC（特定用途向け集積回路）などへ適用範囲が広がる可能性が取り沙汰されている。HBMを巡る市場自体が拡大し得るという意味である。
これは韓国のメモリー企業にとっても注目すべき点である。SPHBM4も既存HBMと同一のDRAMダイを用いる以上、SKハイニックス・サムスン電子・マイクロンのメモリー3社はプレミアムHBMの技術競争力を維持したまま追加需要を見込む余地がある。とりわけパッケージングの制約が一部緩和される場合、誰がより安定的に数量を供給できるかが競争力として作用する可能性も高まる。
もちろんSPHBM4が直ちに市場の主流になると断じるのは難しい。標準はまだ確定段階にあり、実際の採用可否は顧客とエコシステムの判断にかかっている。ただし明らかなのは、HBM競争が単純な性能数値の争いを超え、パッケージングの現実と市場の拡張性まで併せて考慮する段階に入っているという点である。SPHBM4はその変化を象徴的に示す標準提案と受け止められる。
半導体業界関係者は「HBM競争の焦点が単純な速度やスペック競争から離れ、実際にどれだけ安定的に量産・供給できるかへ移っている」と述べ、「SPHBM4はこの流れの中で、メモリー企業が技術力だけでなく生産能力でも競争できる新たな均衡点を示した事例だ」と語った。